Trọng số Thiết kế FPGA/ASIC với Verilog (1): Chuyên cần 0.1  Giữa kỳ 0.2  Bài tập 0.2  Cuối kỳ 0.5  
Nội dung đã giảng dạy lớp học phần Thiết kế FPGA/ASIC với Verilog (1)

STT Nội dung Ngày dạy Tình hình vắng nghỉ
Buổi 1 Metastability, Clock Domain Crossing​, and Pipeline 2024-03-28 00:46:10 SV vắng: 6
- Ngô Trần Chí Bảo - Mã SV: 20CE017
- Võ Anh Khoa - Mã SV: 20CE006
- Nguyễn Đăng Minh - Mã SV: 20CE009
- Lê Ngọc Nguyên - Mã SV: 20CE020
- Ngô Minh Tiến - Mã SV: 20CE021
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 2 Metastability, Clock Domain Crossing​, and Pipeline (cont) 2024-04-04 00:51:19 SV vắng: 6
- Lê Văn Hùng - Mã SV: 20CE030
- Nguyễn Nguyên Khoa - Mã SV: 20CE035
- Võ Anh Khoa - Mã SV: 20CE006
- Lê Đức Mạnh - Mã SV: 20CE008
- Phạm Hoàng Viên - Mã SV: 20CE015
- Ngô Trần Chí Bảo - Mã SV: 20CE017
Buổi 3 Guidance for Final Project 2024-04-11 01:20:02 SV vắng: 4
- Ngô Trần Chí Bảo - Mã SV: 20CE017
- Lê Đức Mạnh - Mã SV: 20CE008
- Nguyễn Đăng Minh - Mã SV: 20CE009
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 4 Guidance for Final Project (cont) 2024-04-25 01:03:17 SV vắng: 4
- Lê Đức Mạnh - Mã SV: 20CE008
- Nguyễn Đăng Minh - Mã SV: 20CE009
- Ngô Minh Tiến - Mã SV: 20CE021
- Phạm Hoàng Viên - Mã SV: 20CE015
Lịch trình giảng dạy của học phần Thiết kế FPGA/ASIC với Verilog

Buổi Nội dung
Tiến độ giảng dạy các GV khác của học phần này

STT Tên lớp HP Giảng viên Tiến độ dạy Chi tiết
1 Thiết kế FPGA/ASIC với Verilog (1) ThS Nguyễn Đức Phước
Đã dạy 4 / 3 buổi
Thiết kế FPGA/ASIC với Verilog (1) ThS Nguyễn Đức Phước
Đã dạy 8 / 3 buổi