Trọng số Thiết kế FPGA/ASIC với Verilog (1): Chuyên cần 0.2  Giữa kỳ 0.2  Cuối kỳ 0.6  
Nội dung đã giảng dạy lớp học phần Thiết kế FPGA/ASIC với Verilog (1)

STT Nội dung Ngày dạy Tình hình vắng nghỉ
Buổi 1 FPGA introduction 2024-01-20 00:39:57 SV vắng: 4
- Võ Anh Khoa - Mã SV: 20CE006
- Phạm Hoàng Viên - Mã SV: 20CE015
- Nguyễn Minh Huy - Mã SV: 20CE005
- Ngô Minh Tiến - Mã SV: 20CE021
Buổi 2 Verilog refresher 2024-01-27 00:50:33 SV vắng: 2
- Nguyễn Minh Huy - Mã SV: 20CE005
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 3 Combinational logic 2024-02-03 01:03:23 SV vắng: 7
- Ngô Trần Chí Bảo - Mã SV: 20CE017
- Lê Hữu Công - Mã SV: 20CE050
- Nguyễn Nguyên Khoa - Mã SV: 20CE035
- Võ Anh Khoa - Mã SV: 20CE006
- Nguyễn Văn Quý - Mã SV: 20CE013
- Ngô Minh Tiến - Mã SV: 20CE021
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 4 Sequential logic 2024-02-24 00:48:35 SV vắng: 3
- Thái Bá Hiệp - Mã SV: 20CE003
- Võ Anh Khoa - Mã SV: 20CE006
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 5 FSM and verification 2024-03-02 00:51:28 SV vắng: 4
- Võ Anh Khoa - Mã SV: 20CE006
- Nguyễn Trọng Tài - Mã SV: 20CE043
- Ngô Minh Tiến - Mã SV: 20CE021
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 6 Midterm 2024-03-09 00:46:34 SV vắng: 1
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 7 Memory and Block RAM 2024-03-16 01:31:33 SV vắng: 4
- Ngô Trần Chí Bảo - Mã SV: 20CE017
- Nguyễn Nguyên Khoa - Mã SV: 20CE035
- Võ Anh Khoa - Mã SV: 20CE006
- Phạm Hoàng Viên - Mã SV: 20CE015
Buổi 8 PLL and Glitches 2024-03-23 00:54:20 SV vắng: 1
- Phạm Hoàng Viên - Mã SV: 20CE015
Lịch trình giảng dạy của học phần Thiết kế FPGA/ASIC với Verilog

Buổi Nội dung
Tiến độ giảng dạy các GV khác của học phần này

STT Tên lớp HP Giảng viên Tiến độ dạy Chi tiết
1 Thiết kế FPGA/ASIC với Verilog (1) ThS Nguyễn Đức Phước
Đã dạy 4 / 3 buổi
Thiết kế FPGA/ASIC với Verilog (1) ThS Nguyễn Đức Phước
Đã dạy 8 / 3 buổi