Trọng số Thiết kế FPGA/ASIC với Verilog (1)_TA: Chuyên cần 0.1  Bài tập 0.2  Giữa kỳ 0.2  Cuối kỳ 0.5  
Nội dung đã giảng dạy lớp học phần Thiết kế FPGA/ASIC với Verilog (1)_TA

STT Nội dung Ngày dạy Tình hình vắng nghỉ
Buổi 1 Introduction and Review 2024-12-30 08:38:25 SV vắng: 18
- TRẦN THANH BÌNH - Mã SV: 21CE069
- LƯƠNG VŨ BẢO DUY - Mã SV: 21CE011
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- LÊ TRUNG HIẾU - Mã SV: 21CE018
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- NGUYỄN THANH NHẬT HUY - Mã SV: 21CE023
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- PHÙNG ĐỨC NGHĨA - Mã SV: 21CE035
- HỒ MINH PHI - Mã SV: 21IT634
- PHẠM VĂN QUÂN - Mã SV: 21CE042
- NGUYỄN THÀNH QUỐC - Mã SV: 21CE109
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- NGUYỄN DUY ĐẠI THẠCH - Mã SV: 21CE046
- NGUYỄN TẤN THÔNG - Mã SV: 21CE050
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- VÕ TƯỜNG BÁ VIỆT - Mã SV: 21CE064
Buổi 2 Digital System Design with FPGA/ASIC 2025-01-06 00:39:56 SV vắng: 19
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- LÊ MINH HÀO - Mã SV: 21CE014
- ĐẶNG THANH HOÀNG - Mã SV: 21CE020
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- TRƯƠNG TIẾN HOÀNG - Mã SV: 21CE022
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- NGUYỄN NGỌC LÂM - Mã SV: 21CE028
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- PHÙNG ĐỨC NGHĨA - Mã SV: 21CE035
- TỐNG PHƯỚC MINH NHẬT - Mã SV: 21CE037
- NGUYỄN THÀNH QUỐC - Mã SV: 21CE109
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- PHẠM THANH TÚ - Mã SV: 21CE058
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- VÕ TƯỜNG BÁ VIỆT - Mã SV: 21CE064
- TĂNG VĂN BÌNH - Mã SV: 21CE006
Buổi 3 Combinational logic design (1) 2025-01-13 00:41:12 SV vắng: 22
- TĂNG VĂN BÌNH - Mã SV: 21CE006
- TRẦN THANH BÌNH - Mã SV: 21CE069
- ĐẶNG ANH CƯỜNG - Mã SV: 21CE007
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- LÊ MINH HÀO - Mã SV: 21CE014
- LÊ TRUNG HIẾU - Mã SV: 21CE018
- ĐẶNG THANH HOÀNG - Mã SV: 21CE020
- HUỲNH LÊ MINH HOÀNG - Mã SV: 21CE021
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- TRƯƠNG TIẾN HOÀNG - Mã SV: 21CE022
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- Nguyễn Minh Huy - Mã SV: 20CE005
- TRẦN HOÀNG HUY - Mã SV: 21CE024
- HOÀNG VĂN MINH - Mã SV: 22CE.B018
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- TỐNG PHƯỚC MINH NHẬT - Mã SV: 21CE037
- NGUYỄN TẤN THÔNG - Mã SV: 21CE050
- HUỲNH VĂN TRÍ - Mã SV: 21CE052
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- PHẠM THANH TÚ - Mã SV: 21CE058
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- ĐÀO NGỌC VŨ - Mã SV: 21CE136
Buổi 4 Sequential Logic Design (1) 2025-02-10 00:40:17 SV vắng: 19
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- PHAN MINH HIẾU - Mã SV: 21CE019
- TRƯƠNG TIẾN HOÀNG - Mã SV: 21CE022
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- NGUYỄN THANH NHẬT HUY - Mã SV: 21CE023
- HOÀNG VĂN MINH - Mã SV: 22CE.B018
- TỐNG PHƯỚC MINH NHẬT - Mã SV: 21CE037
- HỒ MINH PHI - Mã SV: 21IT634
- PHẠM VĂN QUÂN - Mã SV: 21CE042
- NGUYỄN THÀNH QUỐC - Mã SV: 21CE109
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- HỨA QUANG THÀNH - Mã SV: 22CE.B028
- NGUYỄN TẤN THÔNG - Mã SV: 21CE050
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- PHẠM THANH TÚ - Mã SV: 21CE058
- PHẠM VĂN TƯỜNG - Mã SV: 22CE090
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- VÕ TƯỜNG BÁ VIỆT - Mã SV: 21CE064
Buổi 5 Sequential Logic Design (2) 2025-02-17 00:41:16 SV vắng: 9
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- HỒ MINH PHI - Mã SV: 21IT634
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- PHẠM THANH TÚ - Mã SV: 21CE058
Buổi 6 Datapath Components 2025-02-24 00:43:04 SV vắng: 11
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- HUỲNH LÊ MINH HOÀNG - Mã SV: 21CE021
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- PHÙNG ĐỨC NGHĨA - Mã SV: 21CE035
- TRẦN VĂN NHƯ - Mã SV: 21CE038
- HỒ MINH PHI - Mã SV: 21IT634
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
Buổi 7 Lab1-2 2025-03-03 00:41:23 SV vắng: 10
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- NGUYỄN THANH NHẬT HUY - Mã SV: 21CE023
- LÊ VÕ CÔNG MINH - Mã SV: 21CE033
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- PHẠM VĂN TƯỜNG - Mã SV: 22CE090
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- ĐÀO NGỌC VŨ - Mã SV: 21CE136
Buổi 8 Vấn đáp giữa kỳ 2025-03-10 00:38:05 SV vắng: 1
- PHẠM HỒNG HẢI - Mã SV: 21CE085
Buổi 9 RTL Design 2025-03-17 00:38:19 SV vắng: 9
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- HUỲNH LÊ MINH HOÀNG - Mã SV: 21CE021
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- HỒ MINH PHI - Mã SV: 21IT634
- ĐỖ NGUYỄN THÀNH TẤN - Mã SV: 22CE.B027
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- NGUYỄN ANH VĂN - Mã SV: 21CE061
Buổi 10 RTL Design (2) 2025-03-24 00:32:36 SV vắng: 11
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- TÔN THẤT GIA HOÀNG - Mã SV: 21CE089
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- NGUYỄN THANH NHẬT HUY - Mã SV: 21CE023
- VÕ HOÀNG KHÔI NGUYÊN - Mã SV: 22CE.B020
- HỒ MINH PHI - Mã SV: 21IT634
- HỨA QUANG THÀNH - Mã SV: 22CE.B028
- NGUYỄN TẤN THÔNG - Mã SV: 21CE050
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- NGUYỄN ANH VĂN - Mã SV: 21CE061
Buổi 11 RTL Design (3) + Lab 2025-03-31 00:44:23 SV vắng: 14
- TRẦN THANH BÌNH - Mã SV: 21CE069
- PHẠM HỒNG HẢI - Mã SV: 21CE085
- DƯƠNG NGỌC HƯNG - Mã SV: 21CE091
- HỒ MINH PHI - Mã SV: 21IT634
- ĐỖ QUANG PHÚC - Mã SV: 21CE107
- HỒ CHÍ QUÝ - Mã SV: 21CE111
- HỨA QUANG THÀNH - Mã SV: 22CE.B028
- NGUYỄN TẤN THÔNG - Mã SV: 21CE050
- NGUYỄN MINH TRUNG - Mã SV: 21CE132
- NGUYỄN VĂN TRƯỜNG - Mã SV: 21CE120
- TRẦN ANH TUẤN - Mã SV: 21CE124
- PHẠM VĂN TƯỜNG - Mã SV: 22CE090
- NGUYỄN ANH VĂN - Mã SV: 21CE061
- ĐÀO NGỌC VŨ - Mã SV: 21CE136
Lịch trình giảng dạy của học phần Thiết kế FPGA/ASIC với Verilog

Buổi Nội dung
Tiến độ giảng dạy các GV khác của học phần này

STT Tên lớp HP Giảng viên Tiến độ dạy Chi tiết
1 Thiết kế FPGA/ASIC với Verilog (1)_TA TS Dương Ngọc Pháp
Đã dạy 11 / 3 buổi
2 Thiết kế FPGA/ASIC với Verilog (2)_TA TS Nguyễn Nhật Ân
Đã dạy 9 / 3 buổi