Trọng số Thiết kế FPGA/ASIC với Verilog (2)_TA: Chuyên cần 0.1  Bài tập 0.2  Giữa kỳ 0.2  Cuối kỳ 0.5  
Nội dung đã giảng dạy lớp học phần Thiết kế FPGA/ASIC với Verilog (2)_TA

STT Nội dung Ngày dạy Tình hình vắng nghỉ
Buổi 1 Chapter 1: Introduction to Verilog(cont.) 2025-01-13 06:20:23 SV vắng: 11
- ĐINH CÔNG TIẾN ĐẠT - Mã SV: 21CE075
- BÙI TRẦN XUÂN HUY - Mã SV: 21CE134
- NGUYỄN THÀNH LỘC - Mã SV: 21CE098
- NGUYỄN NGỌC MINH - Mã SV: 21CE101
- NGUYỄN TOÀN PHÚC - Mã SV: 21CE039
- BÙI NGỌC QÚY - Mã SV: 21CE044
- LÊ TIẾN NHẬT TÂN - Mã SV: 21CE114
- CAO ĐÌNH THĂNG - Mã SV: 21CE115
- TRẦN ANH TUẤN - Mã SV: 21CE125
- VÕ VĂN VIỆT - Mã SV: 21CE065
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Buổi 2 Chapter 1: Introduction to Verilog(cont.) - FSM 2025-02-10 06:55:09 SV vắng: 8
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- NGUYỄN BÁ LÊ DONG GUN - Mã SV: 21CE013
- NGUYỄN NAM HẢI - Mã SV: 21CE133
- NGUYỄN BÁ KIÊN - Mã SV: 21CE026
- NGÔ QUỲNH LINH - Mã SV: 21CE097
- BÙI NGỌC QÚY - Mã SV: 21CE044
- CAO ĐÌNH THĂNG - Mã SV: 21CE115
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Buổi 3 Practice 1: FPGA Programming (Simulation) 2025-02-17 06:14:52 SV vắng: 6
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- HÀ PHƯỚC PHƯƠNG DUYÊN - Mã SV: 21CE084
- NGÔ QUỲNH LINH - Mã SV: 21CE097
- NGUYỄN NGỌC MINH - Mã SV: 21CE101
- BÙI NGỌC QÚY - Mã SV: 21CE044
- LÊ TIẾN NHẬT TÂN - Mã SV: 21CE114
Buổi 4 Practice 2: FPGA Programming and Analyzing 2025-02-24 06:09:41 SV vắng: 8
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- HÀ PHƯỚC PHƯƠNG DUYÊN - Mã SV: 21CE084
- NGUYỄN BÁ KIÊN - Mã SV: 21CE026
- BÙI NGỌC QÚY - Mã SV: 21CE044
- NGÔ NGỌC SƠN - Mã SV: 21CE113
- PHẠM MINH TÚ - Mã SV: 21CE122
- ĐỖ QUANG VŨ - Mã SV: 21CE129
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Buổi 5 Practice 2: FPGA Programming and Analyzing(cont.) 2025-03-03 08:28:36 SV vắng: 1
- BÙI NGỌC QÚY - Mã SV: 21CE044
Buổi 6 Practice 3: Simple Calculator on Verilog 2025-03-10 06:10:08 SV vắng: 3
- NGUYỄN TOÀN PHÚC - Mã SV: 21CE039
- BÙI NGỌC QÚY - Mã SV: 21CE044
- PHẠM QUANG VINH - Mã SV: 21CE127
Buổi 7 Midterm 2025-03-17 06:10:49 SV vắng: 5
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- NGUYỄN BÁ KIÊN - Mã SV: 21CE026
- NGUYỄN NGỌC MINH - Mã SV: 21CE101
- BÙI NGỌC QÚY - Mã SV: 21CE044
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Buổi 8 Midterm(cont.) 2025-03-24 06:10:02 SV vắng: 6
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- TRẦN VĂN QUỐC ĐẠT - Mã SV: 21CE077
- NGUYỄN BÁ KIÊN - Mã SV: 21CE026
- NGUYỄN NGỌC MINH - Mã SV: 21CE101
- BÙI NGỌC QÚY - Mã SV: 21CE044
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Buổi 9 Midterm(cont.) 2025-03-31 06:16:13 SV vắng: 6
- LÊ VŨ NGUYÊN CHƯƠNG - Mã SV: 21CE071
- HÀ PHƯỚC PHƯƠNG DUYÊN - Mã SV: 21CE084
- ĐỖ GIA HUY - Mã SV: 21CE092
- HOÀNG VIỆT PHONG - Mã SV: 21CE106
- BÙI NGỌC QÚY - Mã SV: 21CE044
- NGUYỄN NHƯ Ý - Mã SV: 21CE066
Lịch trình giảng dạy của học phần Thiết kế FPGA/ASIC với Verilog

Buổi Nội dung
Tiến độ giảng dạy các GV khác của học phần này

STT Tên lớp HP Giảng viên Tiến độ dạy Chi tiết
1 Thiết kế FPGA/ASIC với Verilog (1)_TA TS Dương Ngọc Pháp
Đã dạy 11 / 3 buổi
2 Thiết kế FPGA/ASIC với Verilog (2)_TA TS Nguyễn Nhật Ân
Đã dạy 9 / 3 buổi